مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین دارای ۱۴ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین :

تعداد صفحات : ۱۴

در این مقاله یک مدار دینامیکی جدید برای کاهش توان مصرفی مقایسه کننده های نشانه پیشنهاد می شود. برای کاهش توان مصرفی در مدار دینامیکی پیشنهادی از ترانزیستورهای NMOS برای پیش بار گره دینامیکی استفاده شده است. بدین طریق دامنه تغییرات ولتاژ گره دینامیکی کم شده و توان مصرفی کاهش می یابد. شبیه سازی گیت های OR عریض و مقایسه کننده های نشانه ۴۰ بیتی با استفاده از نرم افزار HSPICE در فناوری ۹۰ نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های OR 32 بیتی در تاخیر یکسان، ۴۲% کاهش توان و ۱.۶۸ برابر بهبود مصونیت در برابر نویز را نسبت به مدار دینامیکی متداول نشان می دهند. همچنین نتایج شبیه سازی بیانگر ۵۲% و ۱۶% کاهش به ترتیب در توان مصرفی و تاخیر مقایسه کننده نشانه پیشنهادی نسبت به نوع متداول آن تحت مصونیت در برابر نویز یکسان است.